Por qué la fabricación de chips está cruzando la última frontera física.
Durante casi seis décadas, la industria de los semiconductores vivió bajo el mismo ritual: cada dos años, más o menos, un fabricante anunciaba un nodo más pequeño, más transistores por milímetro cuadrado y una nueva vuelta de tuerca a la Ley de Moore. El nanómetro fue la unidad que ordenó ese relato durante toda la era moderna de la computación. Hoy ese relato ha llegado a su límite semántico: el 25 de junio de 2026, IBM presentó en Yorktown Heights la primera tecnología de chip sub-1 nanómetro del mundo, un nodo de 0,7 nm o 7 ángstroms construido con una arquitectura tridimensional llamada Nanostack, capaz de integrar cerca de 100.000 millones de transistores en una superficie del tamaño de una uña. Jay Gambetta, director de IBM Research, lo resumió sin rodeos: el avance saca a la industria de la era de los nanómetros y la instala directamente en la escala atómica. No es un matiz retórico. Es el reconocimiento de que la próxima frontera de la miniaturización ya no se mide en fracciones de una unidad familiar, sino en el diámetro mismo de los átomos que componen el chip.
Retrospectiva: de la micra al ángstrom en cuarenta años
Para entender la magnitud del salto conviene mirar hacia atrás. En 1971, el primer microprocesador comercial, el Intel 4004, se fabricó en un proceso de 10.000 nanómetros (10 micras). Durante los años ochenta y noventa, cada generación tecnológica reducía el tamaño del transistor a la mitad aproximadamente cada dieciocho meses, la observación empírica que Gordon Moore convirtió en ley. La primera década del siglo XXI trajo los nodos de 90, 65 y 45 nanómetros; la segunda, los de 22, 14 y 10; y hacia 2020 la industria ya hablaba de «nodos» de 5 y 3 nanómetros, aunque como reconoce la propia IBMesas cifras habían dejado de ser una medida física exacta y se habían convertido en una etiqueta comercial para una generación tecnológica completa. En 2021, IBM había marcado otro hito con su chip experimental de 2 nanómetros; el salto a 0,7 nm que presenta ahora casi duplica la densidad de transistores lograda entonces. En paralelo, Intel, TSMC y Samsung avanzaron sus propios roadmaps hasta los nodos de 3 y 2 nanómetros en producción o fase piloto, mientras el consorcio europeo IMEC el centro de investigación que diseña, junto con ASML, buena parte de la hoja de ruta tecnológica del sector ya trazó un mapa que se extiende hasta 2036 y que desciende hasta los 2 ángstroms, un tamaño equivalente al de unos pocos átomos. Esa retrospectiva deja una lección clara: la miniaturización no se ha detenido nunca, pero cada nueva etapa exige innovaciones cada vez más radicales para seguir cumpliendo la promesa de Moore. Lo que cambia ahora no es solo la escala, sino el vocabulario: la industria abandona el nanómetro como unidad de referencia y adopta el ángstrom, la unidad que físicos y químicos usan desde hace más de un siglo para describir distancias atómicas.
Los factores que están forzando el cambio de era
Varios factores convergen para explicar por qué 2026 marca un punto de inflexión y no una simple continuación de la tendencia histórica.
El límite físico del silicio. Cuando los transistores se acercan al tamaño de unos pocos átomos, fenómenos cuánticos como la fuga de electrones por efecto túnel empiezan a degradar el rendimiento de las arquitecturas planas tradicionales. La respuesta de IBM —apilar los transistores en estructuras tridimensionales como Nanostack— no es solo una optimización, sino un cambio de paradigma en la forma de construir el circuito: ya no se trata de achicar componentes sobre una superficie plana, sino de organizarlos en volumen.
La presión de la inteligencia artificial. La demanda de cómputo para entrenar e inferir modelos de IA ha disparado la necesidad de chips más densos, con más memoria caché integrada y mayor eficiencia energética. La propia demostración de Nanostack en el simposio VLSI 2026 mostró una reducción del 40% en el tamaño de la memoria SRAM, una mejora pensada explícitamente para liberar espacio destinado a aceleradores de IA. Empresas como Microsoft, Google, Meta y Amazon invierten sumas multimillonarias al año en infraestructura de centros de datos, y esa demanda ha convertido a la manufactura de semiconductores en un activo geoestratégico de primer orden.
El muro económico. La miniaturización ya no es solo un desafío de ingeniería: fabricar en nodos de 3 nanómetros o inferiores puede costar más de 20.000 dólares por oblea, y el diseño de un chip de última generación puede superar los 500 millones de dólares. Esta presión de costos explica por qué la industria combina el escalado atómico con estrategias como los chiplets —módulos más pequeños ensamblados en un mismo empaque— para repartir el riesgo económico de cada avance.
La búsqueda de materiales más allá del silicio. En paralelo al trabajo de IBM, distintos grupos de investigación exploran materiales bidimensionales de un solo átomo de espesor —grafeno, disulfuro de molibdeno (MoS₂), diseleniuro de tungsteno (WSe₂), fósforo negro, nitruro de boro— como posibles sucesores o complementos del silicio. En 2025, un equipo de la Universidad Estatal de Pensilvania construyó la primera computadora funcional hecha enteramente con materiales 2D, y en China se demostró un procesador RISC-V de 32 bits fabricado con MoS₂. Ninguno de estos desarrollos está listo para reemplazar al silicio en producción masiva, pero indican que la «era del átomo» no se limita a compactar el material tradicional: también implica repensar de qué está hecho el chip.
El artículo original de Moore de 1965 incluía, además de la célebre curva de crecimiento de transistores, una segunda gráfica menos citada sobre el costo óptimo por nodo. Hoy esa mitad económica de la ley se ha tensionado: la industria mantiene la escalabilidad técnica, pero cada nodo nuevo cuesta proporcionalmente más que el anterior, lo que obliga a repensar el ritmo y el modelo de negocio de toda la cadena de valor de los semiconductores.
Escenarios posibles: hacia dónde puede llevar la era del átomo
Con estos factores en juego, es posible dibujar al menos tres escenarios prospectivos para la próxima década de la manufactura de chips.
Escenario 1 Continuidad acelerada. La arquitectura tridimensional tipo Nanostack se convierte en el estándar de la industria y los grandes fabricantes (Intel, TSMC, Samsung) replican variantes propias en los próximos cinco años, el plazo que la propia IBM estima para llevar su tecnología a producción comercial. En este escenario, el silicio sigue siendo el material dominante, pero organizado de formas cada vez más complejas en volumen, y la hoja de ruta de IMEC hasta los 2 ángstroms se cumple de forma relativamente ordenada. La Ley de Moore, reinterpretada, sobrevive una década más.
Escenario 2 Bifurcación de materiales. El silicio alcanza un límite práctico de rendimiento y costo, y la industria se divide: los chips de propósito general siguen fabricándose con arquitecturas de silicio en 3D, mientras que aplicaciones especializadas —sensores, electrónica flexible, dispositivos de bajo consumo, computación neuromórfica— migran hacia materiales bidimensionales como el MoS₂ o el grafeno. En este escenario no hay un único sucesor del silicio, sino un ecosistema de materiales coexistiendo según el caso de uso, tal como ya anticipan los propios investigadores del área.
Escenario 3 Cuello de botella geoeconómico. El costo creciente por nodo y la concentración de la capacidad de fabricación avanzada en un puñado de actores (IBM, TSMC, Samsung, Intel, con ASML e IMEC como proveedores críticos de equipos y hoja de ruta) generan una desaceleración forzada del ritmo de innovación. La escala atómica se convierte en un privilegio de muy pocas compañías y gobiernos capaces de asumir su costo, mientras el resto de la industria se apoya en chiplets y en la optimización de nodos ya maduros. En este escenario, la carrera hacia el átomo continúa, pero a un ritmo desigual, con implicaciones directas sobre la soberanía tecnológica de las regiones que no participan en ella.
Ninguno de estos tres caminos es mutuamente excluyente: es razonable esperar elementos de los tres coexistiendo en distintas capas de la industria durante los próximos años. Lo que sí parece claro, a la luz de lo ocurrido en 2026, es que el nanómetro deja de ser el horizonte de referencia. La conversación sobre el futuro de la computación su potencia, su eficiencia energética, su costo y su geopolítica se librará, de aquí en adelante, a escala atómica.
